单选题 以下不属于数字集成电路物理验证核心内容的是（）
单选题 前端设计阶段估算互连线延迟所使用的模型是（）
A、门延迟模型
B、互连线负载模型
C、时钟树模型
D、负载电容模型
单选题 逻辑综合的核心输出文件是（）
A、RTL代码
B、门级网表
C、版图GDSII文件
D、仿真波形文件
单选题 DC工具中，用于创建时钟约束的TCL命令是（）
A、read_verilog
B、create_clock
C、report_timing
D、set_max_area
单选题 时钟树综合（CTS）的主要目的是减小（）
A、门延迟
B、互连线延迟
C、时钟偏斜
D、建立时间
单选题 数字集成电路设计中，RTL级编码所使用的硬件描述语言不包括（）
A、Verilog
B、VHDL
C、C++
D、SystemVerilog
单选题 后端设计中，确定芯片IO Pad排列和模块整体摆放的步骤是（）
2026-01-14
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