单选题 下列代码实现了（）功能 module shift_reg(input clk, rst, din, output reg [3:0] dout); always @(posedge clk or posedge rst) begin if (rst) dout <= 4'b0; else dout <= {dout[2:0], din}; end endmodule
下载APP答题
由4l***3h提供
分享
举报
纠错
相关题库推荐
1_第三届全国工业和信息化技术技能大赛--risc-v等架构芯片开发与系统应用赛...
2025-10-27
共36道
第三届全国工业和信息化技术技能大赛--risc-v等架构芯片开发与系统应用赛项-...
2025-10-27
共36道
1_5_第三届全国工业和信息化技术技能大赛--risc-v等架构芯片开发与系统应...
2025-11-22
共36道
第三届全国工业和信息化技术技能大赛--risc-v等架构芯片开发与系统应用赛项-...
2025-11-02
共100道
第三届全国工业和信息化技术技能大赛--risc-v等架构芯片开发与系统应用赛项-...
2025-10-30
共97道
相关试题
单选题 余3码10001000对应的2421码为（ ）
单选题 欲将正弦信号转换成与之频率相同的脉冲信号，应选择（ ）
单选题 数字集成电路中，两个十六进制数相加（0x73+0x17），其结果为（ ）
单选题 假设kn=2kp，要使得两输入或非门NOR2单元对电源VDD和对地GND的电阻相等，需要满足（ ）
单选题 逻辑函数F=A⊕B和G=A⊙B满足关系（ ）
单选题 下列说法中错误的是（ ）。
单选题 下列verilog HDL代码描述的是（ ） module test(m1,m2,b,c); input m1; input m2; output b,c; wire b,c; assign {c,b}=m1+m2; endmodule
单选题 集成电路中，反相器的扇入等于（ ）
